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新思科技设计平台获台积公司创新SoIC晶片堆叠技术的认证
作者: 发布日期:2019-10-03

-双方的紧密合作达成真正3D 装置整合的设计解决方案

重点摘要:

为新的晶片堆叠技术提供有效率的支援,可确保实现最高效能的 3D-IC 解决方案。

该解决方案包括多晶片(multi-die)布局实作,以及辅以实体验证(physical verification)的寄生萃取(parasitic extraction)和时序分析(timing analysis)。

与先期客户合作,加速高度整合之新一代产品的上市时程。

新思科技近日宣布新思科技设计平台(Synopsys Design Platform)已通过台积公司最新系统整合晶片(System-on-Integrated-Chips,TSMC-SoIC™)3D 晶片堆叠(chip stacking)技术的认证。其全平台的实现能力,辅以具备高弹性的参考流程,能协助客户进行行动运算、网路通讯、消费性和汽车电子应用,对于高效能、高连结和多晶片技术等设计解决方案的部署。

新思科技设计平台是以设计实作与签核解决方案为中心,其大量的参考方法(reference methodology)包括先进的贯穿介电导通孔(through-dielectric-via,TDV)建模、多晶片布局攫取(layout capture)、实体平面规划(physical floorplanning)和实作,以及寄生萃取与时序分析和可高度扩展的实体验证(physical verification)。支援台积公司先进 SoIC 晶片堆叠技术的新思科技设计平台之主要产品特色如下:

IC Compiler™ II 布局绕线: 为多晶片IC的高复杂度提供高效率的设计攫取和灵活的规划。高品质的绕线支援涵盖 TSV、TDV、凸块(bump)和 RDL 连结解决方案。

PrimeTime® 时序签核:全系统静态时序分析(static timing analysis,STA),支援多晶片静态时序分析。

StarRC™ 萃取签核:为3D-IC 方法论提供先进的功能,可处理多晶片寄生交互作用,并为 TDV 和 TSV 提供新的建模。

IC Validator 实体签核:提供 DRC 与 LVS 的验证,包括支援 SoIC 跨晶粒(cross die)介面 DRC/LVS 检查。

台积公司设计建构管理处资深处长 Suk Lee 表示:“系统频宽与复杂度的挑战促成创新产品的问世,台积公司推出全新的3D 整合技术,并借由有效的设计实作将高度差异化产品推向市场。我们与新思科技持续的合作关系,为台积公司创新的 SoIC 先进晶片堆叠技术提供了可扩展的方法。我们期待双方客户能受惠于这些先进的技术和服务,以实现真正的系统级封装(systems-in-package,SiP)。”

新思科技設計事業群聯席總經理 Sassine Ghazi 指出,新思科技與台積公司近期的合作成果,將可在系統規模和系統效能上帶來突破性的進展,新思科技的數位設計平台以及雙方共同開發的相關方法,將使設計人員在佈署新一代多晶片解決方案時,能更有信心符合嚴格的時程規劃。



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